Descripción VHDL de la Maquina
entity FSM is
port( RW, INT_REQ, DMA_REQ : in bit;
CLK, RST : in bit;
READ, WRITE, DO_DMA : out bit);
end FSM;
architecture RTL of FSM is
type ESTADO is (IDLE, RW_CYCLE,
INT_CYCLE, DMA_CYCLE);
signal ESTADO_ACTUAL, ESTADO_SIGUIENTE : ESTADO;
begin
...
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