Descripción VHDL de la Maquina

entity FSM is

port( RW, INT_REQ, DMA_REQ : in bit;

CLK, RST : in bit;

READ, WRITE, DO_DMA : out bit);

end FSM;

architecture RTL of FSM is

type ESTADO is (IDLE, RW_CYCLE,

INT_CYCLE, DMA_CYCLE);

signal ESTADO_ACTUAL, ESTADO_SIGUIENTE : ESTADO;

begin

...